3FPGA工程师
Verilog语言设计/赋值语义/组合逻辑中的赋值选择
组合逻辑always块里，信号没有被完全赋值会怎样？
题目摘要
FPGA工程师面试题：组合逻辑always块里，信号没有被完全赋值会怎样？重点考察组合逻辑中赋值不完整导致锁存器（latch）推断的机制、危害及规避方法。可结合按因果链回答： 1. 什么叫赋值不完整（缺少else分支、case未覆盖所有情况）。 2. 综合器为什么会推断出latch。 3....
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：组合逻辑中的赋值选择
- 考察重点：组合逻辑中赋值不完整导致锁存器（latch）推断的机制、危害及规避方法。
- 作答建议：按因果链回答： 1. 什么叫赋值不完整（缺少else分支、case未覆盖所有情况）。 2. 综合器为什么会推断出latch。 3. latch在FPGA中的危害。 4. 怎么避免。
考察要点
组合逻辑中赋值不完整导致锁存器（latch）推断的机制、危害及规避方法。
答题思路
按因果链回答： 1. 什么叫赋值不完整（缺少else分支、case未覆盖所有情况）。 2. 综合器为什么会推断出latch。 3. latch在FPGA中的危害。 4. 怎么避免。
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