4FPGA工程师
Verilog语言设计/状态机设计/状态机的三段式结构
三段式状态机里，第二段组合逻辑容易综合出latch，怎么避免？
题目摘要
FPGA工程师面试题：三段式状态机里，第二段组合逻辑容易综合出latch，怎么避免？重点考察对组合逻辑中latch产生机理的理解，以及在状态机编码中防止latch的具体手段。可结合先解释latch是怎么来的（组合逻辑中信号在某些分支下没有被赋值），然后给出两到三种具体的防范手段，最好结合代码片...
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：状态机的三段式结构
- 考察重点：对组合逻辑中latch产生机理的理解，以及在状态机编码中防止latch的具体手段。
- 作答建议：先解释latch是怎么来的（组合逻辑中信号在某些分支下没有被赋值），然后给出两到三种具体的防范手段，最好结合代码片段说明。
考察要点
对组合逻辑中latch产生机理的理解，以及在状态机编码中防止latch的具体手段。
答题思路
先解释latch是怎么来的（组合逻辑中信号在某些分支下没有被赋值），然后给出两到三种具体的防范手段，最好结合代码片段说明。
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