三段式状态机的第三段，为什么建议用时序逻辑？

题目摘要

FPGA工程师面试题：三段式状态机的第三段，为什么建议用时序逻辑？重点考察对三段式第三段采用寄存器输出的工程意义的理解，涉及毛刺消除、时序收敛、与下游模块的接口质量。可结合先解释第三段如果用组合逻辑输出会有什么问题（毛刺、时序路径长），再说明用时序逻辑寄存一拍带来的好处，最后提一下代价（一拍延...

岗位方向：FPGA工程师
所属章节：Verilog语言设计
当前小节：状态机的三段式结构
考察重点：对三段式第三段采用寄存器输出的工程意义的理解，涉及毛刺消除、时序收敛、与下游模块的接口质量。
作答建议：先解释第三段如果用组合逻辑输出会有什么问题（毛刺、时序路径长），再说明用时序逻辑寄存一拍带来的好处，最后提一下代价（一拍延迟）以及如何应对。

考察要点

对三段式第三段采用寄存器输出的工程意义的理解，涉及毛刺消除、时序收敛、与下游模块的接口质量。

答题思路

先解释第三段如果用组合逻辑输出会有什么问题（毛刺、时序路径长），再说明用时序逻辑寄存一拍带来的好处，最后提一下代价（一拍延迟）以及如何应对。

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上一题

状态机的一段式、两段式、三段式，区别在哪？

下一题

写一个三段式状态机的Verilog模板，简单说明每段的作用。