5FPGA工程师
Verilog语言设计/可综合RTL编码规范/case语句的并行结构
组合逻辑用case时，怎么避免意外生成latch？
题目摘要
FPGA工程师面试题：组合逻辑用case时，怎么避免意外生成latch？重点考察组合逻辑中latch推断的完整触发条件，以及系统性的编码防御策略。可结合从latch产生的两个根源入手（case不完备、输出未全赋值），给出对应的编码模板来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：case语句的并行结构
- 考察重点：组合逻辑中latch推断的完整触发条件，以及系统性的编码防御策略。
- 作答建议：从latch产生的两个根源入手（case不完备、输出未全赋值），给出对应的编码模板。
考察要点
组合逻辑中latch推断的完整触发条件，以及系统性的编码防御策略。
答题思路
从latch产生的两个根源入手（case不完备、输出未全赋值），给出对应的编码模板。
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