4FPGA工程师
Verilog语言设计/可综合RTL编码规范/if-else的优先级结构
if-else不写完整会综合出什么？怎么避免？
题目摘要
FPGA工程师面试题：if-else不写完整会综合出什么？怎么避免？重点考察不完整的if-else（缺少else分支）在组合逻辑中综合出锁存器（latch）的机制，以及规避方法。可结合先解释什么叫不完整，再说明为什么会产生latch，然后给出代码示例和规避手段来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：if-else的优先级结构
- 考察重点：不完整的if-else（缺少else分支）在组合逻辑中综合出锁存器（latch）的机制，以及规避方法。
- 作答建议：先解释什么叫不完整，再说明为什么会产生latch，然后给出代码示例和规避手段。
考察要点
不完整的if-else（缺少else分支）在组合逻辑中综合出锁存器（latch）的机制，以及规避方法。
答题思路
先解释什么叫不完整，再说明为什么会产生latch，然后给出代码示例和规避手段。
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