3FPGA工程师
Verilog语言设计/可综合RTL编码规范/可综合语句与不可综合语句
组合逻辑的always块里，信号没有被完全赋值会怎样？
题目摘要
FPGA工程师面试题：组合逻辑的always块里，信号没有被完全赋值会怎样？重点考察组合逻辑中不完全赋值导致锁存器（Latch）推断的问题。这是RTL编码中最常见的综合陷阱，也是面试高频考点。可结合先解释什么叫「不完全赋值」，再说明综合工具为什么会推断出Latch，然后给出避免Latch的编码...
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：可综合语句与不可综合语句
- 考察重点：组合逻辑中不完全赋值导致锁存器（Latch）推断的问题。这是RTL编码中最常见的综合陷阱，也是面试高频考点。
- 作答建议：先解释什么叫「不完全赋值」，再说明综合工具为什么会推断出Latch，然后给出避免Latch的编码方法。
考察要点
组合逻辑中不完全赋值导致锁存器（Latch）推断的问题。这是RTL编码中最常见的综合陷阱，也是面试高频考点。
答题思路
先解释什么叫「不完全赋值」，再说明综合工具为什么会推断出Latch，然后给出避免Latch的编码方法。
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