1FPGA工程师
Verilog语言设计/always块与敏感列表/时序逻辑always块写法
时序逻辑的always块，敏感列表怎么写？
题目摘要
FPGA工程师面试题：时序逻辑的always块，敏感列表怎么写？重点考察时序逻辑always块敏感列表的标准写法，以及与组合逻辑敏感列表的本质区别。可结合先给出时序逻辑敏感列表的标准形式，再对比组合逻辑的写法，最后点明为什么时序逻辑只用时钟边沿来组织回答。
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：时序逻辑always块写法
- 考察重点：时序逻辑always块敏感列表的标准写法，以及与组合逻辑敏感列表的本质区别。
- 作答建议：先给出时序逻辑敏感列表的标准形式，再对比组合逻辑的写法，最后点明为什么时序逻辑只用时钟边沿。
考察要点
时序逻辑always块敏感列表的标准写法，以及与组合逻辑敏感列表的本质区别。
答题思路
先给出时序逻辑敏感列表的标准形式，再对比组合逻辑的写法，最后点明为什么时序逻辑只用时钟边沿。
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