1FPGA工程师
Verilog语言设计/赋值语义/时序逻辑中的赋值选择
时序逻辑中，为什么推荐用非阻塞赋值？
题目摘要
FPGA工程师面试题：时序逻辑中，为什么推荐用非阻塞赋值？重点考察阻塞赋值与非阻塞赋值在仿真调度中的本质区别，以及非阻塞赋值如何正确建模寄存器行为。可结合回答分两层： 1. 先从仿真调度机制出发，说明阻塞赋值是立即更新、非阻塞赋值是延迟更新。 2....
- 岗位方向：FPGA工程师
- 所属章节：Verilog语言设计
- 当前小节：时序逻辑中的赋值选择
- 考察重点：阻塞赋值与非阻塞赋值在仿真调度中的本质区别，以及非阻塞赋值如何正确建模寄存器行为。
- 作答建议：回答分两层： 1. 先从仿真调度机制出发，说明阻塞赋值是立即更新、非阻塞赋值是延迟更新。 2. 再解释为什么延迟更新才能正确反映真实硬件中触发器在时钟沿同时采样的物理行为。
考察要点
阻塞赋值与非阻塞赋值在仿真调度中的本质区别，以及非阻塞赋值如何正确建模寄存器行为。
答题思路
回答分两层： 1. 先从仿真调度机制出发，说明阻塞赋值是立即更新、非阻塞赋值是延迟更新。 2. 再解释为什么延迟更新才能正确反映真实硬件中触发器在时钟沿同时采样的物理行为。
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